CÙNG HỌC TẬP VÀ CHIA SẺ
 
IndexNỘI QUYCalendarTrợ giúpTìm kiếmĐăng kýĐăng Nhập

Share | 
 

 Thiết kế bộ PID sử dụng FB 41 ,FB 42 ,FB 43 trong PLC

Xem chủ đề cũ hơn Xem chủ đề mới hơn Go down 
Tác giảThông điệp
huudotb
Thành viên đặc biệt
Thành viên đặc biệt


Tổng số bài gửi : 397
Điểm : 1333
Danh tiếng : 62
Ngày tham gia : 30/11/2010
Tuổi : 27
Đến từ : Thái Bình

Bài gửiTiêu đề: Thiết kế bộ PID sử dụng FB 41 ,FB 42 ,FB 43 trong PLC   Sat Dec 11, 2010 12:36 pm

Đây là giáo trình tiếng anh các bạn cố mà xem nhé .Tham khảo cuốn -Nguyễn Doãn Phước
:choáng: :choáng:

[You must be registered and logged in to see this link.]
Về Đầu Trang Go down
http://diendientu.forumh.net
huudotb
Thành viên đặc biệt
Thành viên đặc biệt


Tổng số bài gửi : 397
Điểm : 1333
Danh tiếng : 62
Ngày tham gia : 30/11/2010
Tuổi : 27
Đến từ : Thái Bình

Bài gửiTiêu đề: Re: Thiết kế bộ PID sử dụng FB 41 ,FB 42 ,FB 43 trong PLC   Fri Dec 31, 2010 9:25 am

I. ĐIỀU KHIỂN LIÊN TỤC VỚI FB41(CONT_C)

Sơ đồ cấu trúc của module mềm được minh họa trong hình:
FB41(CON_T) được sử đụng để điều khiển các quá trình kĩ thuật với các biến đầu vào và đầu ra tương tự trên cơ sở thiết bị khả trình Simantic. Trong khi thiết lập tham số, có thể tích cực hoặc không tích cực một số thành phần chức năng của bộ điều khiển PID sao cho phù hợp với đối tượng.


Cấu trúc của module phần mềm FB41 “CON_C”

Có thể sử dụng module mềm PID như một bộ điều khiển với tín hiệu chủ đạo đặt cứng ( fix setpoint) hoặc thiết kế một hệ thống điều khiển nhiều mạch vòng theo kiều điều khiển cascade. Những chức năng điều khiển được thiết kế trên cơ sở của luật điều khiển PID của bộ điều khiển mẫu với tín hiệu tương tự.
Module mềm PID bao gồm tín hiệu chủ đạo SP_INT, tín hiệu ra của đối tựơng PV_PER , tín hiệu giả để mô phỏng tín hiệu ra của đối tượng PV_IN , các biến trung gian trong quá trình thực hiện luật và thuật điều khiển PID như PVPER_ON,P_SEL,I_SEL , D_SEL , MAN_ON…..
Tín hiệu chủ đạo SP_INT được nhập dưới dạng số thực dấu phẩy động.
Tín hiệu ra của đối tượng PV_PER:Thông qua hàm nội của FB41 có tên CRP_IN, tín hiệu ra của đối tượng có thể đựơc nhập dưới dạng số nguyên có dấu hoặc số thực dấu phẩy động. Chức năng của CRP_IN là chuyển đổi kiểu biểu diễn của PV_PER từ dạng số nguyên sang số thực dấu phẩy động có giá trị nằm trong khoảng -100 đến 100% theo công thức:

Tín hiệu ra của CRP_IN = PV_PER*100/27648
Chuẩn hóa : chức năng của hàm chuẩn hóa PV_NORM tín hiệu ra của đối tượng là chuẩn hóa tín hiệu ra của hàm CRP_IN theo công thức

Tín hiệu ra của PV_NORM=(tín hiệu ra của CRP_IN) * PV_FAC_OFF

Hai tham trị khống chế giải giá trị cho phép của PV_NORM là PV_FAC và PV_OFF . Mặc định PV_FAC của hàm PV_NORM có giá trị bằng 1 và PV_OFF có giá trị bằng 0.

Lọc nhiễu tác động trong lân cận điểm làm việc. Tín hiệu sai lệch là hiệu giữa tín hiệu chủ đạo và tín hiệu ra của đối tượng. Nó được tạo ra ngay trong FB41 và là đầu vào của khối DEADBAND hoặc của đối tượng mà có thể bỏ qua sự ảnh hưởng của nhiễu trong lân cận điểm làm việc ta chọn DEAD_W = 0


Chọn luật điều khiển trên module FB41 (CONT_C)

Hình vẽ dưới mô tả thuật PID được thiết kế theo kiểu song song của 3 thuật điều khiển đơn lẻ : tỉ lệ P, tích phân I và vi phân D theo sơ đồ cấu trúc (sau khối DEADBAND) Chính vì cấu trúc song song như vậy nên ta có thể thông qua các tham trị P_SEL,I_SEL, hay D_SEL mà tích hợp các thuật điều khiển khác nhau từ bộ lấy mẫu như thuật điều khiển P , PI , PID


Thuật điều khiển PID

Đặt giá trị :

Phần mềm cho phép chọn chế độ tự động ( automatic mode) hoặc chế độ bằng tay. Ở chế độ bằng tay các giá trị của các biến được chọn bằng tay . Bộ tích phân (INT) tự thiết lập chế độ LNM_LNM, P-DISV và bộ vi phân (DIF) tự động về 0. Điều đó đảm bảo cho việc chuyển chế độ từ thiết bị lập giá trị bằng tay về chế độ tự động không gây nên 1 biến đổi đột ngột nào đối với các biến đã được thiết lập giá trị bằng tay.
Cũng có thể giới hạn cho các giá trị được thiết lập bằng tay nhờ hàm LMNLIMIT . Một bit cờ sẽ có giá trị logic bằng 1 khi biến vào có giá trị vượt qúa giới hạn đã chọn. Hàm LMN_MORM sẽ chuẩn hóa tín hiệu ra của hàm LMNLIMIT theo công thức :

LMN_PER = LMN *27648/100

Ngòai ra nhiễu có thể được lọc trước bằng cách đưa qua đầu vào DISV


Khởi động và thông báo lỗi :

FB41 (CONT_C) có một chương trình con phục vụ cho việc khởi tạo lại tòan bộ hệ thống. Chương trình này được gọi khi tín hiệu vào COM_RST có giá trị logic bằng 1.
Trong khi khởi tạo ,luật điều khiển tích phân được tự động thiết lập với giá trị khởi tạo I_ITVAL. Nếu luật điều khiển này được gọi theo ngắt thời gian, nó sẽ luôn làm việc với giá trị này. Tất cả các đầu ra khác được đặt giá trị mặc định .
Khối FB41 (CONT_C) không có khả năng tự kiểm tra lỗi bên trong của module mềm PID . Mã báo lỗi RET_VAL không được sử dụng.

Tham biến chính thức đầu vào: Khối FB41(CONT_C) có 26 tham biến chính thức đầu vào như sau:


Biến Kiểu dữ liệu Tầm Giá trị Mặc định Mô tả chức năng

COM_RST BOOL FALSE COMPLETE RESTART
Khối có chức năng khởi tạo lại hệ thống hoàn tòan khi đầu vào”complete restart” đựơc thiết lập giá trị logic TRUE

MAN_ON BOOL TRUE MANUAL VALUE ON
Khi đầu vào “manual value on” có giá trị logic TRUE mạch vòng dk sẽ bị ngắt, các giá trị thiết lập bằng tay

PVPER_ON BOOL FALSE PROCESS VARIABLE PERIPHERAL ON
Khi đọc biến quá trình từ các cổng vào/ra đầu vào PV_PER phải được nối với các cổng vào/ra và đầu vào “process variable peripheral” có giá trị logic True

P_SEL BOOL TRUE PROPORTIONAL ACTION ON
Hoạt động của bộ dk PID có thể tích cực hoặc không tích cực từng phần riêng trong thuật dk PID , thuật dk tỉ lệ đc kích hoạt khi giá trị logic True được thiết lập tại cổng vào “proportional action on”
I_SEL BOOL TRUE INTEGRAL ACTION ON
Hoạt động của bộ dk PID có thể tích cực hoặc không tích cực từng phần riêng trong thuật dk PID , thuật dk tỉ lệ đc kích hoạt khi giá trị logic True được thiết lập tại cổng vào “proportional action on”
INT_HOLD BOOL FALSE INTEGRAL ACTION HOLD
Đầu ra của bộ điều khiển tích phân có thể bị đông lạnh (not use) khi thiết lập giá trị logic true cho đầu vào “intergral action hold”
I_ITL_ON BOOL FALSE INITIALIZATION OF THE INTEGRAL ACTION
Đầu ra của bộ đk tích phân có thể đựơc nối vào cổng vào I_ITL_VAL nếu như cổng vào “initialization of the intergral action on” có giá trị logic true
D_SEL BOOL FALSE DERIVATIVE ACTION ON
Hoạt động của bộ dk PID có thể tích cực hoặc không tích cực từng phần riêng trong thuật dk PID. Thuật dk vi phân được kích hoạt khi giá trị logic True được thiết lập tại cổng vào “derivative action on”
CYCLE TIME >= 1ms T#1s SAMPLING TIME
Thời gian lấy mẫu là khoảng thời gian không đổi giữa các lần khối được cập nhật.
SP_INT REAL -100.0...100.0 0.0 INTERNAL SETPOINT
(%) hoặc giá trị vật lý


Đầu vào “internal setpoint” được sử dụng để thíêt lập tín hiệu chủ đạo (tín hiệu mẫu)

PV_IN REAL -100.0...100.0 (%) 0.0 PROCESS VARIABLE IN
hoặc giá trị vật lý
Giá trị khởi tạo có thể đặt ở đầu vào “process variable in” hoặc từ biến quá trình được nối với CPU thông qua cổng vào tương tự

PV_PER WORD W#16#0000 PROCESS VARIABLE PERIPHERAL
Biến quá trình được nối với CPU qua cổng vào tương tự

MAN

REAL -100.0...100.0 (%) hoặc giá trị vật lý

0.0
MANUAL VALUE
Cổng vào “manual value” được sử dụng để đặt giá trị bằng các hàm giao diện


GAIN
REAL
2.0 PROPORTIONAL GAIN
Đầu vào “proportional gain” được sử dụng để thiết lập hệ số tỉ lệ cho bộ điều khiển theo luật tỉ lệ

TI
TIME
>= CYCLE
T#20s RESET TIME
Cổng vào “reset time” được sử dụng để thiết lập hằng số thời gian tích phân cho bộ dk tích phân

TD
TIME
>= CYCLE
T#10s DERIVATIVE TIME
Cổng vào “derivate time” được sử dụng để thiết lập hằng số thời gian vi phân cho bộ dk vi phân

TM_LAG
TIME
>= CYCLE/2
T#2s TIME LAG OF THE DERIVATIVE ACTION
Thời gian tích cực của luật điều khiển vi phân được chon thông qua cổng vào “ time lag of the derivate action”

DEADB_W
REAL >=
0 (%) hoặc giá trị vật lý

0.0 DEAD BAND WIDTH
Một vùng kém nhạy để xử lý tín hiệu sai lệch. Độ rộng của vùng kém nhạy được đặt thông qua cổng vào “dead band width”


LMN_HLM

REAL LMN_LIM
0 (%) hoặc giá trị vật lý

100.0 MANIPULATED VALUE HIGH LIMIT
Giới hạn chế trên được thíêt lập bằng tay qua cổng vào “manipulated value high limit”


LMN_LLM

REAL -100
LMN_LIM
(%) hoặc giá trị vật lý

0.0
MANIPULATED VALUE LOW LIMIT
Giá trị hạn chế dưới được thiết lập bằng tay thông qua cổng vào “manipulated value low limit”

PV_FAC
REAL
1.0 PROCESS VARIABLE FACTOR
Biến quá trình được nhân với một hệ số cho phù hợp với phạm vi qui định của biến này. Hệ số được chọn thông qua cổng vào “process variable factor”

PV_OFF
REAL
0.0 PROCESS VARIABLE OFFSET
Biến quá trình được cộng với một lượng bù cho phù hợp với phạm vi qui định của biến này . Giá trị bù được chọn thông qua cổng vào “process variable offset”


LMN_FAC

REAL

1.0 MANIPULATED VALUE FACTOR
Giá trị giới hạn được nhân với một hệ số cho phù hợp với phạm vi qui định của biến quá trình. Hệ số này được đặt qua cổng vào “manipulated value factor”

LMN_OFF
REAL
0.0 MANIPULATED VALUE OFFSET
Giá trị giới hạn được cộng thêm một lượng bù cho phù hợp với phạm vi qui định của biến quá trình. Hệ số này được đặt qua cổng vào “manipulated value offset”

I_ITLVAL

REAL -100.0...100.0 (%) hoặc giá trị vật lý

0.0 INITIALIZATION VALUE OF THE INTEGRAL ACTION
Giá trị đầu ra của bộ điều khiển tích phân có được thiết lập thông qua cổng vào “initialization value of the integral action”.


DISV

REAL -100.0...100.0 (%) hoặc giá trị vật lý

0.0
DISTURBANCE VARIABLE
Khi điều khiển hệ thống bằng phương pháp feedforward thì một giá trị bù nhiễu được đặt thông qua cổng vào “disturbance variable”.


Tham biến chính thức đầu ra: Khối FB41 (CONT_C) có 9 tham biến chính thức đầu ra như sau:

Biến Kiểu dữ liệu Tầm Giá trị Mặc định Mô tả
LMN REAL 0.0 MANIPULATED VALUE
Giá trị được thiết lập bằng tay thông qua cổng “manipulated value”
LMN_PER WORD W#16#0000 MANIPULATED VALUE PERIPHERAL
Giá trị đầu ra thiết lập bằng tay theo kiểu biểu diễn phù hợp với các cổng vào/ra tương tự được chọn qua cổng ra the “manipulated value peripheral”
QLMN_HLM BOOL FALSE HIGH LIMIT OF MANIPULATED VALUE REACHED
Cổng ra “high limit of manipulated value reached” thông báo giá trị biến quá trình vượt quá giá trị giới hạn trên
QLMN_LLM BOOL FALSE LOW LIMIT OF MANIPULATED VALUE REACHED
Cổng ra “low limit of manipulated value reached” thông báo giá trị của biến quá trình nhỏ hơn giá trị giới hạn dưới
LMN_P REAL 0.0 PROPORTIONAL COMPONENT
Tín hiệu ra của bộ đk tỉ lệ được xuất qua cổng ra “proportional component”
LMN_I REAL 0.0 INTEGRAL COMPONENT
Tín hiệu ra của bộ đk tích phân được xuất qua cổng ra “intergral component”
LMN_D REAL 0.0 DERIVATIVE COMPONENT
Tín hiệu ra của bộ đk vi phân được xuất qua cổng ra “derivative component”
PV REAL 0.0 PROCESS VARIABLE
Tín hiệu quá trình được xuất qua cổng ra the “process variable”
ER REAL 0.0 ERROR SIGNAL
Tín hiệu sai lệch được xuất qua cổng ra “ error signal”

Tài liệu tham khảo:diendan logic.findtalk.biz

__________________________________________________________________
[You must be registered and logged in to see this image.][You must be registered and logged in to see this image.][You must be registered and logged in to see this image.][You must be registered and logged in to see this image.][You must be registered and logged in to see this image.]
[You must be registered and logged in to see this link.]
Về Đầu Trang Go down
http://diendientu.forumh.net
kaka
Thành viên chính thức
Thành viên chính thức


Tổng số bài gửi : 66
Điểm : 78
Danh tiếng : 10
Ngày tham gia : 16/12/2010
Tuổi : 28
Đến từ : uneti

Bài gửiTiêu đề: Re: Thiết kế bộ PID sử dụng FB 41 ,FB 42 ,FB 43 trong PLC   Sat Jan 01, 2011 11:33 pm

có tài liệu thì đưa lên cho mọi người xem đi
Về Đầu Trang Go down
huudotb
Thành viên đặc biệt
Thành viên đặc biệt


Tổng số bài gửi : 397
Điểm : 1333
Danh tiếng : 62
Ngày tham gia : 30/11/2010
Tuổi : 27
Đến từ : Thái Bình

Bài gửiTiêu đề: Re: Thiết kế bộ PID sử dụng FB 41 ,FB 42 ,FB 43 trong PLC   Sat Jan 01, 2011 11:44 pm

Không phải không muốn đưa cho mọi người . Tài liệu là cuốn sách của thầy Nguyễn Doãn Phước đó . Phần trên là rất hay rùi đó bạn . File pdf bằng Tiếng Anh thì ở trên đã có rùi đó còn file tiếng việt ko có đâu .Thân chào

__________________________________________________________________
[You must be registered and logged in to see this image.][You must be registered and logged in to see this image.][You must be registered and logged in to see this image.][You must be registered and logged in to see this image.][You must be registered and logged in to see this image.]
[You must be registered and logged in to see this link.]
Về Đầu Trang Go down
http://diendientu.forumh.net
Sponsored content




Bài gửiTiêu đề: Re: Thiết kế bộ PID sử dụng FB 41 ,FB 42 ,FB 43 trong PLC   Today at 12:46 am

Về Đầu Trang Go down
 
Thiết kế bộ PID sử dụng FB 41 ,FB 42 ,FB 43 trong PLC
Xem chủ đề cũ hơn Xem chủ đề mới hơn Về Đầu Trang 
Trang 1 trong tổng số 1 trang

Permissions in this forum:Bạn không có quyền trả lời bài viết
 :: CÔNG NGHỆ KỸ THUẬT ĐIỀU KHIỂN VÀ TỰ ĐỘNG HÓA :: ĐIỀU KHIỂN LẬP TRÌNH _ PLC :: SIEMENS S7-300 :: CƠ SỞ LÝ THUYẾT-
Chuyển đến